（原标题：铜互联的替代者，IBM最新共享）

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无人不晓，在多年前，恰是IBM发现并鼓舞了铜互连的发展，才引颈芯片行业发展于今。参加最近这些年，大家对铜互连的改日又有了新的念念考。

IBM在最新的博客著作中则默示，即使过了 27 年，IBM 在 CMOS 半导体坐褥中引入 Cu（铜）镶嵌时期用于 BEOL（后端制程）的立异仍然是高性能、低功耗逻辑集成电路芯片制造的行业轮番。

IBM Research同期强调，公司在该限制不停立异，并在2024 年 IEDM 会议上发表了两篇伏击的 BEOL 预计论文。

第一篇论文是IBM 院士 Daniel Edelstein 撰写的特邀论文，主要探讨 Cu 和后 Cu 双大马士革 BEOL 互连时期的进展和改日发展见解；第二篇论文由 IBM 和三星共同撰写。该论文由 IBM 的 Koichi Motoyama 撰写，究诘了后 Cu 替代互连时期的勾引，该时期不错晋升电阻电容 (RC) 性能和可靠性。

IBM重申，在昔日的 50 年里，芯片特征尺寸的不停削弱一直是半导体时期超越的驱能源。把柄 Dennard 缩放定律和摩尔缩放趋势，本文先容了一种用于 2nm 节点时期的来源进的 Cu 布线时期，该时期经过全面审查，间距削弱到惊东说念主的 24nm（12nm 线宽）。Cu 镶嵌时期包括在低 k 电介质中形成沟槽，然后千里积扩散抗拒层和衬里膜，然后通过电镀千里积 Cu。它在鼓舞这一缩放进度方面证实了伏击作用，尽管最近，电镀已被先进的真空“回流”工艺所取代。

如下图所示，议论到相对电阻较大的材料、樊篱和衬里材料的比例，由于跟着金属间距的削弱，线中导体（Cu）的体积分数不停减少，导致 Cu 线的电阻加多。

为了缩短表示的电阻率并加多 Cu 的体积，不错将抗拒层和衬里变薄。但是，这种变薄过程会缩短抗拒性能，而抗拒性能会闭塞 Cu 扩散到电介质中。因此，电介质可靠性 (TDDB：the dielectric reliability) 会受到影响。需要立异来加多窄线中的 Cu 体积，而不会损害抗拒性能和 TDDB 可靠性。另一方面，衬里变薄会导致 Cu 表示中缺乏形成趋势加多，进而会缩短 Cu 表示的可靠性。当使用超low k 电介质膜时，这个问题尤其较着，因为超低 k 电介质膜时常比 SiO2 膜更软。

Cu 延展性和后 Cu 镶嵌

在本文中，IBM 先容了一种先进的low k 电介质 (ALK) 材料，该材料具有无与伦比的机械强度、抗等离子携带损害 (PID：plasma-induced damage)、粘附性和 Cu-O2 扩散抗拒性能。这种顶端的 ALK 膜可收场捏续的 Cu 抗拒层推广，以缩短表示电阻，同期显赫改善沟槽图案化，而不会影响可靠性。附图展示了 ALK 膜超卓的抗损害性能。

图 1. TEM/EELS 图比较了轮番 SiCOH 与 ALK RIE 和 CMP 损害层，显现 ALK 中的损害不错忽略不计。

在图 2 中，蓝色数据点臆度出图表中更长的寿命 (T63)。它评释了 ALK 膜在介电膜可靠性 (TDDB) 方面优于传统 SiCOH 材料。下图 3 显现，大多半数据点位于绿色/粉色/蓝色参考线的右侧（更长的寿命）。这意味着 ALK 膜使缩放樊篱或衬垫膜偶而抖擞 Cu 线可靠性 (EM、电迁徙) 诡计，这关于高性能和低功耗逻辑 IC 芯片制造至关伏击。这些信息突显了在 BEOL 互连时期中使用 ALK 膜的显赫上风。

图 2. 疏浚电场下，36 nm 间距的 SiCOH（k=2.7 和 k=3.0）与 24 nm 间距的 ALK 的线对线 TDDB 效果。ALK 数据拟合显现出更高的可靠性。

图 3. ALK ILD 中缩放抗拒层/衬垫 HAR Cu 金属化的电迁徙考据。绿色-粉色-蓝色参考线是逐步收要紧求的诡计

这篇论文还强调了铑 (Rh) 大马士革时期手脚现存铜大马士革时期的有出息的替代品的后劲。铑 (或铱) 已被详情为一种具有低名义散射行动和低氧化倾向的材料，这允许形成更薄的樊篱以致无贫乏线。IBM 团队在展示铑电镀和铑大马士革时期的 CMP 工艺方面所作念的责任是一个伏击的里程碑。诚然铑口角常帮衬和粗莽的材料，因此在业界并未得到粗糙议论，但论文中的老本评估和分析标明，这些纳米级布线层现实上只使用了一丝铑，关于任何未使用的废物，齐有积极的回收形式来匡助将其老本缩短到合理的水平。在互相连构中经受铑材料有可能显赫晋升性能和可靠性，使铑大马士革时期成为一个意旨的有计划和勾引限制。

图 4. Rh 大马士革 BEOL 的初次演示，在种子/镀层 (a)、罅隙填充 (b) 和 CMP (c) 方面得到了冲突。部分 (d) 显现在 > 2:1 纵横比下产生 12 nm CD 线

具有镶嵌式气隙的减法 Ru 顶通孔互连

IBM Research 的 Pathfinding 团队与三星研发中心互助，积极奋勉于勾引间距低于 20nm 的顶端互连时期，以克服基于 Cu 的互连时期的局限性。Ru 互连已被粗糙评估为一种有出息的经管决策，可收场更低的表示电阻并晋升改日时期的电迁徙 (EM) 性能。咱们的团队此前曾在 2022 年的 IEDM 会议上展示了寰球上第一个带有气隙的 Ru 顶部通孔结构（通孔位于表示上方），展示了咱们在该限制的超越。本年的 IEDM 论文究诘了该时期的下一步纯属度：可靠性。

图 5 显现了带气隙的全减法 Ru 顶通孔互连的横截面透射电子显微镜 (TEM) 图像。顶通孔集成使咱们偶而自动透澈放手气隙，而不会烦躁气隙中的通孔。此外，即使通孔和上方相邻线之间存在掩饰问题，这种集成决策也能晋升通孔和相邻线之间的介电击穿电压。在传统的镶嵌工艺经由中，气隙形成需要零碎的门径，举例去除金属线之间的介电膜，这可能会影响金属线的可靠性和来自顶部的通孔侵占问题。

图 5. 透澈减材 Ru 顶通孔结构的横截面 TEM 图像

在传统的镶嵌集成决策中，主要问题之一是总电容加多，这是由于图案化过程中等离子蚀刻形成的低 k 值损坏。但是，在顶通孔集成决策中，不会发生由等离子蚀刻形成的低 k 值损坏，因为在制造钌线和顶通孔后，钌线之间的罅隙被新的低 k 值或气隙填充。如图 6 所示，与有介电损害的传统镶嵌互连比较，顶通孔互连不错在 18 纳米金属间距下将电容缩短约 9%，因为其具有原始低 k 值而莫得等离子损害。咱们还通过在顶通孔结构中履行气隙收场了零碎的 14% 电容缩短。这关于改日的时期节点来说是一个相配伏击的公正，因为关于堆叠式 FET 等高度缩放的建造来说，电容缩放变得越来越伏击。

图6. 顶部通孔结构的投影电容效益

镶嵌式气隙被发现易于收场，且能有用缩短金属线之间的电容。但是，业界一直在质疑镶嵌式气隙联系于现存的低 k 电介质材料的可靠性证实奈何。图 7 显现了疏浚金属间距（线间空间：12 纳米）下低 k 镶嵌铜互连（其中 SiCOH k=2.7）和有气隙的减法钌互连的 TDDB 效果。有气隙的减法钌互连比低 k 电介质镶嵌铜互连具有更长的寿命，同期达到了时期诡计。

图 7. 低 k 镶嵌 Cu、有气隙减法 Ru 以及有气隙和刨削减法 Ru 的 TDDB 数据（线间空间：~12 nm）

另一方面，东说念主们精深以为，基于钌的坚固材料特质，钌线的 EM 会更胜一筹。对两级 Ru 顶通孔互连进行了 EM 测试，效果如图 8 所示。除一个样本外，在长达 1800 小时内均未不雅察到 EM 故障（由于电阻加多），这意味着 Ru 比咱们在访佛物理尺寸下的最好 Cu 数据好得多，因为此 Ru 互连的测试条目比 Cu EM 测试要严苛得多。

图 8.双金属级全减材 Ru Top-via 互连的 EM 效果

此外。咱们还在业界初次展示了 18nm 间距减法 Ru 的可靠性（TDDB 和 EM），该 Ru 具有镶嵌式气隙和顶部通孔。因此，咱们得出论断，透澈减法顶部通孔与气隙互连是改日 CMOS 时期的后 Cu 替代金属互连的有但愿的候选决策。

https://research.ibm.com/blog/beol-cu-interconnects-iedm

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